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EM250
Figure 9 is a block diagram of the Timer TMR1 module. Timer TMR2 is identical.
CPU Interrupt
INT_EN
INT_CFG[13]
INT_FLAG[13]
INT_TMRCFG
TMR1_CAPCFGB
INT_TMRFLAG
TMR1_CMPCFGB
TMR1OB
TMR1IB
Sync
Glitch-
Filter
1
0
Edge-
detect
isCapB
TMR1_CAPB
Output
Generation
Output
TMR1IA
Sync
Glitch-
Filter
0
1
Edge-
detect
isCapA
TMR1_CAPA
Generation
TMR1OA
Counter Comparison
TMR1_TOP
TMR1_CMPCFGA
TMR1_CAPCFGA
TMR1_CMPB
TMR1_CMPA
zero
1 kHz
00
TMR1_CNT
TMR1CLK
32.768 kHz
12 MHz
01
10
11
Glitch-
Filter
0
1
Edge-
detect
Pre-
Scaler
Counter
0 1
AND
TMR1_CFG
TMR1ENMSK
Figure 9. Timer TMR1 Block Diagram
5.4.1
Clock Sources
The clock source for each timer can be chosen from the main 12MHz clock, 32.768kHz clock, 1kHz RC-Clock,
or from an external source (up to 100kHz) through TMR1CLK or TMR2CLK. After choosing the clock source (see
Table 28), the frequency can be further divided to generate the final timer cycle provided to the timer
controller (see Table 29). In addition, the clock edge (either rising or falling) for this timer clock can be
selected (see Table 30).
Page 79
120-0082-000V Rev 1.1
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